14.07.2007 | Autor / Redakteur: SearchDataCenter.de / Florian Karlstetter
Der neue Barcelona-Chip, der ab September 2007 erhältlich sein soll, zeichnet sich durch ein natives Quad-Core-Design aus. Er eignet sich dadurch besonders dafür, unterschiedliche Betriebssysteme und Anwendungen gleichzeitig virtualisiert laufen zu lassen.
Aber auch im Bereich der Transaktionsverarbeitung bietet Barcelona durch Multithreading Unterstützung für Remote-Anwendungen sowie Web- und Applikationsserver.
Die gesamte Architektur des Prozessors ist optimiert auf schnelle Datenzugriffe, und auf die Kommunikation und Datentransfer der vier Cores untereinander.
Die Speicherarchitektur trägt damit den Anforderungen von virtuellen Anwendungen Rechnung und beschleunigt durch weitere Techniken wie Nested Paging die Verarbeitungsgeschwindigkeit von virtuellen Maschinen.
In der Direct Connect Architecture sind die Cores des Barcelona direkt miteinander verbunden und verfügen über einen gemeinsam genutzten L3-Cache. So können Daten von einem Core-Cache schnell in den anderen kopiert werden. Dieses Design sorgt für ein effizientes Ausnutzen des Speichers, besonders bei speicherintensiven Workloads wie Virtualisierung mit vielen VMs (virtuellen Maschinen), sodass eine größere Anzahl von VMs auf einem Prozessor laufen kann.
Zusätzlich hat AMD die Memory Optimizer Technology implementiert. Damit verfügt der Barcelona über eine verdoppelte Anzahl von Speicherkanälen im Vergleich zum Opteron, der Speicherbuffer ist optimiert für DDR2 und zwei- bis viermal größer als der seines Vorgängers. Neue Algorithmen verbessern das DRAM Paging und ein DRAM Prefetcher berechnet und lädt Daten nach Bedarf aus dem Hauptspeicher.
Ein weiterer Teil der Speicheroptimierung ist ein Core Prefetcher, der Daten direkt in den L1-Cache schreibt und damit Bandbreite für den L2-Cache spart. Die Memory Optimizer Technology und ein balancierter Smartcache verbessern insgesamt die Leistung von multithreaded Software. Zur Verbesserung der Systemleistung trägt auch der 128 Bit Wide Floating Point Accelerator bei. Er verdoppelt die Floating-Point-Leistung wesentlich für HPC-Anwendungen und wissenschaftliche Berechnungen.
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